疲れました。
前回の状態から右に5mm、上に5mm程度動かしました。
ZYNQの左上からイーサとかSDカードの信号とか出てくるので、その配線の場所をあけるためです。
このぐちゃーっとした感覚が基板マニアには堪りません。
ZYNQではバイパスコンデンサが不要なのか？
2014.04.14
FPGAは電源端子がたくさんあって、非常に多くの小さなバイパスコンデンサを入れなければならないというのがいままでの常識でした。
だから、基板を小さく作ろうとすると、FPGAの裏は
こんなふうになってしまって、裏面に配線を通すどころではありません。
でも、ZYNQではこれらの小さなコンデンサがいらなくなりました。いままで0.1uFや0.01uF、0.47uFといった小さなサイズのバイパスコンデンサをびっしりとFPGAの裏に付けていたのが、ZYNQでは不要になったのです。
ZYNQではパスコンが不要というのは、ある意味正しいです。
詳しくはユーザガイドのug933の第3章に書かれているのですが、ZYNQでは端子ごとに小さなコンデンサは必要とされず、I/Oバンクや電源の種類ごとに330uFくらいの大きなコンデンサが1個ずつ必要になりました。
PL部の要求されるコンデンサは、
となっています。基本的に、大きなコンデンサ1つと小さなコンデンサ1つあるいは0個といった感じです。
XC7Z020 CLG484よりも、XC7Z030 FFG676のほうが要求されるバンクごとのコンデンサが少ないというのは面白いですね。おそらくパッケージが大きいと、より多くのコンデンサを中に入れられるのでしょう。
ZYNQ020では各バンクのコンデンサは1個の47uFにまとめてよいとも書かれています。
PS部はこんな感じです。
どうように、大きなコンデンサを1つと、各種サイズのコンデンサを1つずつといった感じです。
さて、ここで求められるコンデンサの特性ですが、330 μFのコンデンサでは、ESLが2.0nH以下、ESRが5 mΩ～40 mΩとなっていて、推奨品番がT525D337M006ATE025となっています。タンタルや酸化ニオブコンデンサがよいとされています。
一方、Spartan-6のころは、・・・
バンクI/O電源ごとに3個とか4個とか必要とされていました。
ZYNQでは大きな低ESRコンデンサを少数置けばよく、細かい大量のコンデンサはほとんど不要というわけです。このことが、プリント基板の設計をとてもやりやすくしてくれます。
今日の夜にはコンデンサの配置を考えてみようと思います。
ZYNQのADCボード DDR3 SDRAMのコツ
2014.04.13
今日も現実逃避として、ZYNQのADCボードの設計をやっています。
ボードの配線をしている間、いろいろなことを忘れ、本来やらねばならないことから目をそらすことができます。
さて、DDR3 SDRAMの配線のコツがわかってきました。
コツなどないのです。ガンガン引くのみです。
6層基板あればこのとおり。ほぼ配線が終わりました。
上の図の左上の未接続部分はGigabitEtherやSDカード用の信号、ブート選択が出ていますので、SDRAMの塊を、もう少し右にずらしたほうがよかったかもしれません。
実際に回路を考えつつ、わかったことは、
- ZYNQのPSのメモリは最大1GBまでしかサポートされていない。つまり4Gbitサイズの16bit幅DDR3 SDRAMを2個というのが最大構成である。
- 4GbitのDDR3 SDRAMのアドレス線はA14までしかない。A15というピンはZYNQにはないから、引く必要がない。
- DDR3 SDRAMのクロック(CKとCK#)は2つのSDRAMに共通で与えなければならない。
- ODTは2つのSDRAMで共通で使われる。
- BGAのピン間2本で引き出さないと配線がかなりきつい。ピン間2本で引き出せば、6層でいける。つまり、0.1mmルールの6層板で十分。
なお、ZYNQにはパスコンが必要ありません。正確に言えば、0.1uFや0.01uF、0.47uFといった細かいパスコンは不要で、低ESRの100uFとかの大きいやつをバンクごとにおいておけばよいのす。
それゆえ、基板の裏面がかなり自由に使えます。これは、とてもありがたい仕様です。おかげで基板の配線がすごくやりやすくなっています。
ZYNQのADCボード DDR3 SDRAMのデータ線
2014.04.13
ZYNQのADCボード DDR3 SDRAMのデータ線を配線した。
データバスは32bitで、この配線自体はそれほど難しくはなかった。
FPGAのボール間隔が1.0mmピッチなので、ピン間2本引き出すことができ、またデータバスはバイト内で入れ替えてもよいのでそれほど難しくはなかった。
問題は制御信号とアドレス線。これが難しい・・
2個並べているDDR3 SDRAMの両方に同じ信号をつながなければならないが、横の配線がいっぱい並ぶことになる。このポリシーが決められないでいる。
なかなか良いプランがみあたらない。
ZYNQのADC、いよいよDDR3 SDRAMへ・・・
2014.04.11
ZYNQのADCボードで、ようやく高速ADCまわりの配線が引けました。
さて、次はDDR3 SDRAMなのですが、どうも配線の方針が思いつきません。
ZYNQの性能を最大に活かすにはデータバスは32bit幅でなければなりません。16bitのDDR3 SDRAMを横に2個並べるわけですが、アドレス線や制御線は2個のSDRAMで共通に使われます。
0.8mmピッチですから、0.8mmの間に4本の横線を引かなければならない。ビアを考えると配線層が4つ必要になります。
だから、6層基板だと、SDRAMの高さからはみださないと物理的に引けません。上の図は少し上にはみだしています。
まぁ、むりやり引いてみることにします。
ZYNQのADCボード、ADまわりの配線が8ch分引けた
2014.04.09
ふぅ・・疲れたぜい。
ようやくADCまわりの配線がひけました。
6層基板で、Bank33,34,35から150本の配線をすべて引き出すことができました。
配線マニアには、このぐちゃっと感が堪らない。
ZYNQの030は配線を引きやすいのか・・否
2014.04.08
今日も基板設計をやりました。
とりあえず8chあるAD変換器からの信号のうち、半分をZYNQにつなぎました。
そこで、気が付きました。
もうこれ以上は無理だと。
基板の層数を増やしていっても、ビアを打つ場所がなくなります。（ビアが邪魔して電源が通らなくなる）
このZYNQは1mmピッチなので、配線を8milで引くという極太の設計をしていました。うわーこりゃ配線が引きやすい便利なBGAだなと喜んでいました。
でも、そんな喜びはあっという間に吹き飛びました。
ピン間1本しか引かないと、BGA676の最奥部には達することができないのですね！！！
よくよく考えてみれば、1mmピッチなら、Via径が0.5mmとして、L/S = 0.1mm/0.1mmルールでピン間2本引けるではないですか。
明日はこのルールで設計しなおします。
ZYNQのADCボード、メザニンへの配線
2014.04.07
ZYNQのADCボードの設計を続けています。
今日はADCからメザニンへの配線を行いました。8ch分の信号が引けるのかどうか不安です。
この12bit ADCは通常80MHzで動作させます。12bit 80MHzだと出力信号は960Mbpsの帯域が必要になりますが、2組のLVDS信号で480MHzの速度で出てきます。
1chあたり4本(LVDS2組)の配線を使うので、4chで16本。8chで32本になります。上の曲がりくねった配線には4ch分の480MHzの信号が流れることになります。
本計測器の最初の用途では80MHzですが、最終的には125MHzで動かしたいと思っています。そのときには750MHzになりますが、まぁ、それほど周波数が高くないので問題ないでしょう。
ZYNQのADCボード、ADまわりの配線を引いた
2014.04.06
週末に少しだけ設計して、ZYNQ搭載ADCボードの、ADまわりの配線とギガビットイーサまわりの配線を行いました。
縦が88mm、横150mmで設計していますが、結構キツキツです。もう少し縦方向に伸ばしてもいいかもしれません。
このボードは内径90mmの円筒形容器の中に入れて最大32chの高速ADCを確保したいので、上と下には2枚ずつ拡張基板が乗るようになっています。拡張基板はメザニンコネクタでつなぎます。
このように、上と下に子基板を載せて拡張できるようにと考えています。
◆
入力は-0.9V～+0.9Vでフルスケールなのですが、主な用途ではフォトマルからの信号を想定しているので、マイナス側にしか振れません。差動アンプの負入力側に負のオフセット電圧を与えればS/Nを2倍にできたかなと思います。基板の面積と時間に余裕があれば、オフセットを与えられる改良を行おうと思います。
ZYNQ搭載のADCボードを作ります
2014.03.27
特電もZYNQ搭載のボードを作ります。こんなボードです。
スペックは、
- ADCは最大100MHz 12bitのものを8ch。
（拡張コネクタでADC子基板をスタックして最大32chまで拡張可） - ZYNQの030を搭載
- DDR3 SDRAM を512MByte
- SATAコネクタ搭載（計測データをダイレクトにSSDに保存可能）
- ギガビットイーサ
- Power Over Ether (POE)で電源供給可能
- SD/MMCソケット
- 拡張コネクタに80本程度のGPIO
- 6Gbps トランシーバを2ch分
- 縦88mm
です。
用途は、「人間が近くにいない極限環境における多チャネルの計測」です。そのため、非常にコンパクトに作らなければなりません。
そういう装置を必要とするいくつかの研究所から引き合いがきています。
4月中には1台納品しなければなりません。大急ぎで基板の設計も進めていきます。
本当はUSB3.0やPCI Expressも乗せたかったのですが、よくよく考えてみれば、このボードの本番稼働中は人が近くにいないので省くことにしました。
デバッグ中はUSB3.0があると便利なので、後側のGPIOを使ってUSB3.0 & PCIe子基板を載せられるようにしようと思います。
今回の基板は、超多忙な私に代わって、優秀なスタッフがここまで回路設計してくれました。初めてCADに触ったにしてはすごいと思います。